ISP is In-System Programming

It is a technique where a programmable device is programmed after the device is placed in a circuit board.

ref:
https://www.eetools.com/downloads/understanding-in-system-programming.pdf
2017-03-13 : Work-Product-Verification : コメント : 0 : トラックバック : 0
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Incisive of Cadence simulator is changed to Xcelium

Command line change as irun -> xrun.
Last version of Incisive is 15.2.
Xcelium have two kind of licenses as Multi core and Single core.
2017-03-06 : Work-Product-Verification : コメント : 0 : トラックバック : 0
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Use $nc_force for vhdl code on incisive

Normal force command can not be used.

Each bits have to be write "'0/1'".

For cross module signal referencing, use $nc_mirror.

ref:
http://www.eda-twiki.org/vhdl-200x/vhdl-200x-ft/proposals/cdn_ncmirror_donation.pdf
2017-01-10 : Work-Product-Verification : コメント : 0 : トラックバック : 0
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The class parameter of Env and VSqr and VSeq have to be same

Because, Vsqr and Vseq have reference pointer of Env.
If each parameter are not same, compile error occurs.
2016-11-25 : Work-Product-Verification : コメント : 0 : トラックバック : 0
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Grasp uvm extend chain

Parameter is usable.
base_test can be changed to user test class.


class UvmVSeq #(type org_seq = uvm_sequence) extends org_seq;
class UvmVSeqr #(type org_seqr = uvm_sequencer) extends org_seqr;
class UvmTest #(type org_test = uvm_test) extends org_test;

2016-10-19 : Work-Product-Verification : コメント : 0 : トラックバック : 0
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検証にオールペア法を使おう

元々実機評価で試行回数に制約がある中で、できるだけ少ない回数で効果的な確認を行えるということで使われています。

ありがたいことに、Pict / Pict Master という無償ツールがあります。

参照:
http://s.ameblo.jp/pictmaster/entry-10104315679.html
2016-09-28 : Work-Product-Verification : コメント : 0 : トラックバック : 0
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uvm_component と uvm_object を把握しておこう

component がインスタンス、object がデータの基本クラスになります。

各 phase で run_phase に関してはブレークダウンした各 phase が定義されています。

run_phase のみ task で時間の概念があります。

reference:
https://www.vmmcentral.org/uvm_vmm_ik/files3/base/uvm_component-svh.html
https://www.vmmcentral.org/uvm_vmm_ik/files3/base/uvm_object-svh.html
http://cluelogic.com/2014/08/uvm-tutorial-for-candy-lovers-phasing/
https://www.vmmcentral.org/uvm_vmm_ik/files3/seq/uvm_sequence_base-svh.html
2016-09-02 : Work-Product-Verification : コメント : 0 : トラックバック : 0
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Grasp basic for UVM Register Layer Classes

uvm_reg_block have instance of uvm_reg(s) and uvm_reg_map.
uvm_reg have instance of uvm_reg_field.

uvm_reg_block have create_reg function and create_reg_map function.
some reg_map are selected by set_default_map function.
reg_map have set_sequencer() to connect between sequencer and adapter.

use following method for write.
- get_reg_by_offset()
- write()
- predict()

use following method for read.
- get_reg_by_offset()
- read()
or
- mirror(.check(UVM_CHECK)) and get()
2016-09-01 : Work-Product-Verification : コメント : 0 : トラックバック : 0
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Author:zive
大阪在住、男

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