The name of module or instance path can be defined by set_design on CPF

When we discribe instance path, attention set_hierarchy_separator option.
2015-12-16 : Work-Product-IP/DFT/Layout : コメント : 0 : トラックバック : 0
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電源遮断の検証メソドロジはベンダー毎に異なる

電源遮断(Power shutdown)の検証は通常のシミュレーションではできないので、ベンダー毎の専用の検証メソドロジを使用します。

■ Cadence
CPF
■ Synopsys
UPF

参照:
https://en.wikipedia.org/wiki/Common_Power_Format
https://en.wikipedia.org/wiki/Unified_Power_Format
2015-10-21 : Work-Product-IP/DFT/Layout : コメント : 0 : トラックバック : 0
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TSMCの16nmプロセスを把握しておこう

16FF+(FinFET Plus)は、TSMCの1世代目のFinFETプロセス16FFの改良版で、より性能効率を高めました。16FF+系列では、より低電力の16FFLL+が先に立ち上がり、より高性能の16FFGL+が続きますが、両プロセスの差は小さいです。

参照:
http://www.tsmc.com/english/dedicatedFoundry/technology/16nm.htm
http://pc.watch.impress.co.jp/docs/column/kaigai/20150213_688056.html
2015-04-22 : Work-Product-IP/DFT/Layout : コメント : 0 : トラックバック : 0
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Physical verification の内容を把握しておこう

TO前に実施するLAYOUT作業の締めになります。

DRC (Design rule check), ERC (Electrical Rule Check), LVS (Layout versus schematic)

が一般的です。

参照:
http://en.wikipedia.org/wiki/Physical_verification
2015-03-13 : Work-Product-IP/DFT/Layout : コメント : 0 : トラックバック : 0
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デザインルールで入れるダミーセルだけでなく設計としてダミーFFも入れよう

デザインルール(DFT and Layout)で入れるダミーセルだけでもFFは組めますが、クロック系統が複雑だと欲しいところで都合良くFFを組めないかもしれませんので、設計としてダミーFFを入れておきましょう。その際、RTLに直接インスタンスを記述するのではなく、ネットリスト上でスクリプトを使用して入れた方が安全です。
2015-01-07 : Work-Product-IP/DFT/Layout : コメント : 0 : トラックバック : 0
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Silikon report も Characterization report も使われ方をしては同じ

IPベンダーによって呼び名が変わったりしますが、同じようなものです。
2014-09-26 : Work-Product-IP/DFT/Layout : コメント : 0 : トラックバック : 0
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IPは保守が切れる前に全ての資料が最新かどうかを確認しておこう

保守が切れるとサポートが受けれないので、全ての資料が最新かどうかを確認しておきましょう。
2014-09-19 : Work-Product-IP/DFT/Layout : コメント : 0 : トラックバック : 0
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TSMC28nmのHPCはHPMのプロセス制御版

HPCはHPMより省電効果がありますが、HPMのプロセス制御版なので、TTのスペックはほぼ変わりません。
なお、HPMとは互換性があるようです。

参照:
http://www.tsmc.com/japanese/dedicatedFoundry/technology/28nm.htm
2014-09-05 : Work-Product-IP/DFT/Layout : コメント : 0 : トラックバック : 0
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非同期データパスにも強制配置用STA制約を設定しよう

設計的には制御信号が乗り替わっている間にデータは十分な時間が経過して確定している、という事を前提にしているので、レイアウトであまりに遅延が付くと、その前提が崩れてしまいます。

非同期データパスにもFF間の強制配置用STA制約を設定しておきましょう。
2014-08-04 : Work-Product-IP/DFT/Layout : コメント : 0 : トラックバック : 0
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IDMの技術をCBXXシリーズでおさらいしておこう

ファウンドリの建設には、日本円で数千億円規模の莫大な設備投資が必要です。これはそこに設置する装置が高価であることも原因ですが、最もコストのかかるものはファウンドリのメインであるクリーンルームの建設です。

低コストでクリーンルームを作れていたゲート長の時代には国内にも多数のファウンドリが存在しており、半導体会社が製造ラインも所有しているのが一般的でした。また、自社で半導体の設計から製造までを一貫して行える設備を有している企業をIDM(Integrated Device Manufacturer:垂直統合型デバイスメーカー)と呼んでいました。

しかし、ゲート長が短くなるにつれ、装置のコストだけでなく、クリーンルームの清浄度の向上も必要となりクリーンルームの建設・維持・管理には莫大なコストが必要となってきています。 この様な莫大な投資は全ての会社に容易にできるものではありませんでした。

さらに半導体の製造専門の会社の登場により、設計と製造が分業される形態をとることが多くなり、28nmから国内IDMのFABは全滅しました。

ですが、過去のIDMのSOC設計・製造技術は今でも役に立ちます。

CBXXシリーズ(セルベースID)の資料でおさらいしておきましょう。

参照:
http://ja.wikipedia.org/wiki/%E3%83%95%E3%82%A1%E3%82%A6%E3%83%B3%E3%83%89%E3%83%AA
http://smartdata.usbid.com/datasheets/usbid/2001/2001-q1/edsf.pdf
http://japan.renesas.com/media/prod/asic/cbic/A17869JJ3V0PF00.pdf
2014-07-16 : Work-Product-IP/DFT/Layout : コメント : 0 : トラックバック : 0
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