実装信頼性試験はデイジーチェーンのサンプルを使用する

ここで言う実装とは基板への実装、という意味です。
デイジーチェーンの導通で様々なストレス耐性結果をチェック可能にするためです。

参照:
http://www.furukawa.co.jp/jiho/fj119/fj119_103.pdf
2015-08-17 : Work-Product-Evaluation/MP : コメント : 0 : トラックバック : 0
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EOS(Electrical Over Stress)を把握しておこう

絶対最大定格を超える電圧や電流が半導体デバイスにかかることにより破壊に至るモードが、EOS(Electrical Over Stress)による破壊です。

参照:
http://toshiba.semicon-storage.com/jp/design-support/reliability/eosesd/factor01.html
2015-04-23 : Work-Product-Evaluation/MP : コメント : 0 : トラックバック : 0
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トランジスタのVbeは理論上は約0.6~0.7V

ただ実際には常温でも0.1Vくらいから0.8V程度まで使用電流により変わります。

参照:
http://analog-engineer.cocolog-nifty.com/blog/2010/06/vbe06v-3c98.html
2015-03-25 : Work-Product-Evaluation/MP : コメント : 0 : トラックバック : 0
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HDMIのコンプライアンステスト内容を把握しておこう

製品カタログにどんなテストを評価したかの記載があります。

■ HDCP Compliance Test (Source)
1A-01 through 1A-09, 1B-01 through 1B-06

■ HDCP Compliance Test (Sink)
2C-01 through 2C-04

■ HDCP Compliance Test (Repeater)
3C-I-01 through 3C-I-07, 3C-II-01 through 3C-II-09, 3A-01 through 3A-05, 3B-01 through
3B-05

■ EDID for HDMI Compliance Test (Display sink devices)
8-1, 8-2, 8-3, 8-17, 8-18, 8-19

■ CEC Compliance Tests
7-1, 7-2, 8.1, 8.2, 9.1 through 9.5, 9.7-1,
10.1.1.1-1, 10.1.2, 10.2.3, 11.1.2-2, 11.1.3-2,
11.1.6-1 through 11.1.6-4, 11.2.1-1, 11.2.2-2, 11.2.2-3, 11.2.3-2, 11.2.6-1, 11.2.6-2,
11.2.7-3 through 11.2.7-6, 11.2.7-12, 11.2.7-13, 11.2.14-1, 12-1 through 12-3

参照:
http://www.mouser.com/catalog/specsheets/P1TX6A-SX51-01M_revD-1.pdf
2015-03-03 : Work-Product-Evaluation/MP : コメント : 0 : トラックバック : 0
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チップ動作不具合サポートは顧客の環境をうまく使おう

普通は評価基板で再現確認後、そのパターンをシミュレーションで波形確認という流れになります。ただ開発の後半だと製品ソフトを使った複雑な環境でないと再現しづらい事が多々ありますので、動かし方をいろいろ変えてもらってその結果を教えてもらう、というアプローチも有効です。
2015-02-24 : Work-Product-Evaluation/MP : コメント : 0 : トラックバック : 0
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ESD試験の方法を把握しておこう

デバイスの静電破壊は、静電気放電(Electrostatic Discharge:ESD)により起こります。現在適用されている試験方法は大きく分けて3種類あります。

■ デバイス帯電モデル(CDM)の試験方法例
CDM放電は、帯電したデバイスが装置や治工具類などの金属部に接触して起こるものです。

印加端子:全ピン
印加電圧:100V開始、100Vステップ、1000V最終

■ 人体モデル(HBM)の試験方法例
帯電した人体がデバイスに接触し、デバイスのピンに放電するモデルです。コンデンサCは人体の静電容量、抵抗Rは皮膚の抵抗値を参考にしており、JEITA、JEDEC、MIL規格にはR=1500(Ω)、C=100(pF)と定められています。

印加端子:GND
印加電圧:200V開始、200Vステップ、2000V最終

■ マシンモデル(MM)の試験方法例
金属の放電と全く異なった特性を持っており、一般の半導体の取り扱い工程で見ることができない波形となり、試験結果とフィールドとの相関性も認められない事から、JEITA規格では参考試験に降格されています。

印加端子:GND
印加電圧:50V開始、50Vステップ、500V最終

参照:
http://www.reg.renesas.com/content/wp-content/themes/renesas/doc/esd1.pdf
2015-01-19 : Work-Product-Evaluation/MP : コメント : 0 : トラックバック : 0
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SI/PIを把握しておこう

SI:シグナルインテグリティ
PI:パワーインテグリティ

になります。

参照:
http://cp.literature.agilent.com/litweb/pdf/5990-8260JAJP.pdf
2015-01-06 : Work-Product-Evaluation/MP : コメント : 0 : トラックバック : 0
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プロセス微細化が進むとチップ動作速度とESD性能は反比例する

半導体チップの微細化に伴ってトランジスタのゲート膜圧は薄くなり、この結果、絶縁耐性も下がります。このような状況で、従来と同等性能のESD対策回路を維持するのは、技術的難易度が高いです。また、ESD対策回路は、チップ動作速度を高めるのを阻害する要因にもなってしまいます。

ただ、最終機器のESD耐性は、半導体チップのESD耐性の差というよりも、筐体やプリント基板の設計に依存する部分が大きいです。

半導体チップの製造時およびプリント基板への実装時のESD対策をきちんと行えば、半導体チップのESD耐圧を下げても、信頼性はこれまでと何ら変わりません。

参照:
http://eetimes.jp/ee/articles/1105/09/news006.html
2014-11-05 : Work-Product-Evaluation/MP : コメント : 0 : トラックバック : 0
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信頼性試験前にESD/EM評価が必要

±CDM250V、HBM±500V以上、というのが推奨されます。
ただプロセスの微細化と共に数値としては低くなる傾向があるので、製品組み上げとしての対策も工夫が必要です。
2014-10-29 : Work-Product-Evaluation/MP : コメント : 0 : トラックバック : 0
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PCIeとUSB3のPHYはほぼ同じだがコンプライアンステストはUSB3の方が厳しい

ケーブルの長さの影響で、伝送ロスは7.5dB程度も大きいです。それにも関わらず、EMIの観点からトランシーバーでのエンファシスは3.5dBに限定されるため、レシーバーのイコライザーを強めにかける必要があります。

参照:
http://www.keysight.com/main/editorial.jspx?ckey=1759943&id=1759943&nid=-33353.0.00&lc=jpn&cc=JP
2014-09-11 : Work-Product-Evaluation/MP : コメント : 0 : トラックバック : 0
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Author:zive
大阪在住、男

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