大阪の福島のトイトイパークに行こう

プラレールがたくさんあります。
電車も見れます。
窓際のスペースを確保しましょう。

参照:
http://toy2.cocolog-nifty.com/
2016-08-26 : Home-Hobby-Daytrip : コメント : 0 : トラックバック : 0
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Limit the number of helper to 25

Since usable helper max number are 25 that are log-in recently.

However, 5 unit are not displayed after using.

If you reset this stacked-out behavior, do task-kill.
2016-08-18 : Home-Hobby-Chript : コメント : 0 : トラックバック : 0
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Let's grasp UVM macro

UVM frequently use macro are as follows.


class name is registered by `uvm_component/object_utils or `uvm_component/object_param_utils.
class name ::type_id::create("instance name", this) is used for class contract.

uvm_config_db #() ::set(this, path, instance, value) is used for instance parameter setting.

p_sequencer is decided by `uvm_declare_p_sequencer
$cast(pointer definition, target instance) is used for pointer making.

sequence is passed from virtual sequence to virtual sequencer by `uvm_do_on_with
another class function is called by `uvm_do_callbacks

using virtual sequence is changed in each test scenario.

virtual means "Bundle".


2016-08-18 : Work-Product-Verification : コメント : 0 : トラックバック : 0
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Let's grasp UVM basic structure

UVM basic structure is as follows.


user_test_case instantiating user_test and user_virtual_sequence

user_test instantiating virtual_sequencer <- test
virtual_sequencer instantiating pointer1 of env
test instantiating env
env instantiating agent
agent instantiating sequencer and driver and monitor
sequencer and driver using sequence_item

user_virtual_sequence <- virtual_sequence
virtual_sequence instantiating pointer2 of pointer1 and sequence
sequence using sequence_item and having body() and objection


user_test is test environment instance.
user_virtual_sequence is test case scenario.

Most important function, sequencer and driver connection is defined in basic class.
User use reference of sequencer and pass sequence to sequencer in user virturl sequence.
2016-08-04 : Work-Product-Verification : コメント : 0 : トラックバック : 0
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ショットのスイングはマットを軽くこする素振りをして作ろう

ウェッジでマットの穴を狙ってダウンスイングの力感をいろいろ変えながら振ります。

参照:
https://www.amazon.co.jp/dp/B00165W1RS/
2016-08-03 : Home-Sports-Golf : コメント : 0 : トラックバック : 0
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パットのストロークは1.5mカップインで作ろう

部屋の中で練習用カップを置き、シャフトが振り子のように動くイメージでパットします。

参照:
http://www.amazon.co.jp/dp/B004NGVGSM/
2016-08-02 : Home-Sports-Golf : コメント : 0 : トラックバック : 0
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SystemVerilog で複数インスタンスに個別のパラメータ設定をする場合は parameter array と defparam を使おう

Loop generate constructs の外であらかじめ parameter array に固定文字列を用意しておくのがポイントです。


parameter string P_HOGE [SIZE-1:0] = {"hoge0.txt", "hoge1.txt"};
for (genvar i = 0; i < SIZE; i++) begin : pa
defparam topology[i].HOGE_NAME = P_HOGE[i];
end


reference:
http://stackoverflow.com/questions/23507629/parameter-array-in-verilog
2016-08-02 : Work-Product-Verification : コメント : 0 : トラックバック : 0
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SystemVerilog で複数インスタンスは Loop generate constructs を使おう

genvar を変数で使います。
インスタンスは topology[0].u_m となり、ラベル名の配列で1階層下げられます。
ほぼモジュール扱いになりますので、for の中は何でも書けます。


for (genvar i = 0; i < SIZE; i++) begin : topology
m u_m();
end


reference:
http://jz5.jp/2013/11/19/verilog-systemverilog-loop-generate/
2016-08-02 : Work-Product-Verification : コメント : 0 : トラックバック : 0
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