SpecmanとSystemVerilogのランダマイズの違いはこれ

■ メンバ宣言
Specman :!無し
SystemVerilog:rand

■ 制約
Specman :keep
SystemVerilog:constraint

■ ランダマイズ
Specman :gen u_struct
SystemVerilog:u_class.randomize()

※おまけ
■ インスタンスコピー
Specman :hoge = fuga.copy();
SystemVerilog:hoge = new fuga;

■ キュー
Specman :list; // push(), pop()
SystemVerilog:mailbox; // put(), get()

■ ハッシュ
Specman :list (key: *)
SystemVerilog:[*]
2008-04-17 : Work-Product-Verification : コメント : 0 : トラックバック : 0
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