VHDLのトライステート

検証環境でトライステートを作る場合、Verilogならテストトップに

assign #D in = inout;
assign #D inout = (oe) ? out : 1'bZ;

でそのまま書けますが、VHDLで同じように、

in <= inout after D;
inout <= out when (oe) else 'Z' after D;

としても駄目で、エンティティを分ける必要があります。

テーマ : ハードウェア
ジャンル : コンピュータ

2008-06-15 : Work-Product-Design : コメント : 0 : トラックバック : 0
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