CPUI/Fの合成制約
CPUI/Fはアクセスレイテンシを可能な限り少なくしようと思うと、I/Oの合成制約を満たせないケースが多くなります。しかも、レジスタアクセスだけでなくRAMアクセスを共存するマッピングになっている場合、それはさらに難しくなります。
そこで、合成制約を満たしつつ、2サイクルでアクセスが終了するパターンを以下にまとめます。
■ ライト(レジスタ、RAM)
1.ライトイネーブル、アドレス、データをリタイミング。
2.データラッチ
■ リード(レジスタ)
1.アドレスをリタイミング
2.リードデータリタイミング
※アドレスがRAMの場合は、RAMの出力データをリタイミング
■ リード(RAM)
1.生アドレスをRAMアドレスとし、RAMのリードレイテンシ+1
2.リードデータリタイミング
■ リードデータの選択
そこで、合成制約を満たしつつ、2サイクルでアクセスが終了するパターンを以下にまとめます。
■ ライト(レジスタ、RAM)
1.ライトイネーブル、アドレス、データをリタイミング。
2.データラッチ
■ リード(レジスタ)
1.アドレスをリタイミング
2.リードデータリタイミング
※アドレスがRAMの場合は、RAMの出力データをリタイミング
■ リード(RAM)
1.生アドレスをRAMアドレスとし、RAMのリードレイテンシ+1
2.リードデータリタイミング
■ リードデータの選択
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