SystemVerilog で複数インスタンスは Loop generate constructs を使おう

genvar を変数で使います。
インスタンスは topology[0].u_m となり、ラベル名の配列で1階層下げられます。
ほぼモジュール扱いになりますので、for の中は何でも書けます。


for (genvar i = 0; i < SIZE; i++) begin : topology
m u_m();
end


reference:
http://jz5.jp/2013/11/19/verilog-systemverilog-loop-generate/
2016-08-02 : Work-Product-Verification : コメント : 0 : トラックバック : 0
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