SystemVerilog で複数インスタンスに個別のパラメータ設定をする場合は parameter array と defparam を使おう

Loop generate constructs の外であらかじめ parameter array に固定文字列を用意しておくのがポイントです。


parameter string P_HOGE [SIZE-1:0] = {"hoge0.txt", "hoge1.txt"};
for (genvar i = 0; i < SIZE; i++) begin : pa
defparam topology[i].HOGE_NAME = P_HOGE[i];
end


reference:
http://stackoverflow.com/questions/23507629/parameter-array-in-verilog
2016-08-02 : Work-Product-Verification : コメント : 0 : トラックバック : 0
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