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Cadence Stratus Information

=== over view ===
- CtoSは高位合成だけ。
- StratusはCosim(SystemC and Verilog mixed)の実行が可能。
- SystemC検証環境をCosimでも流用可能。
- ライセンスは高位合成とGUIのFeatureで分かれている。
- GUIは高位合成後のAnalysisで使用。
- 高位合成が~1H以内でモジュール分割するのが適当。
- 高位合成のSize and Delay estimation の精度誤差は+-10%はある。
- estiation は簡易合成で行う。

=== detailed implementation ===
- Default で wait() を消して自動パイプライン。 -> HLS_PIPELINE_LOOP()
- IOは自動パイプラインを無効にする。 -> { HLS_DEFINE_PROTOCOL() }
- IOは非パイプライン and Fix latency はwaitを有効にする。 -> HLS_DEFINE_PROTOCOL()
- SC_CTHREAD->task, SC_METHOD->function
- パイプラインにはバックプレッシャーの有無を指定可能。 -> stall_...
- プロセス間はp2pライブラリを使用すれば簡単に記述可能。
- p2pのdefaultはブロッキングだがノンブロッキングも使用可能。
- glovalで変数はFFにしておく。-> flatten_arrays all
- SRAMにするには制約が必要。-> HLS_MAP_TO_MEMORY
- SRAMライブラリの作成時にはCSを有効にしてDisallow chaining にする。

=== CtoS -> Stratus ===
- スクリプトとディレクティブの変換が必要。

=== Library ===
PLE(physical layout estimator)を使った方がより高位合成の精度が高くなる。
2018-05-18 : Work-Product-Design : コメント : 0 : トラックバック : 0
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