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SystemVerilogによる検証環境はこう作成しよう

マニュアルは「SystemVerilog lrm」で検索すると出てきます。

- interface
-- module 内でインスタンス。

- model class
-- sv_test class 内でインスタンス。
-- class はグローバル扱いで単体コンパイル可能
-- interface はvirtual interface名で宣言しておき、コンストラクタでポインタ渡し。

- program
-- module 内でインスタンス、引数にinterface を用意する。
-- sv_test class を宣言し、その中でsv_main() をextern しておき、実体は個別のtest case ファイルで作成する。
-- sv_test class をprogram 内でrun_sv_test とインスタンスする事で、DPI-C用のtask から参照可能にしておく。
-- initial begin を置き、その中でrun_sv_test.sv_main() を実行、sv_main()でrun_c_test() もコールする。
-- sv_test をnew する際のmodel class に渡すためのinterface はprogram の引数のものを渡す。
-- DPI-C用のtask がprogram の中でグローバルになり、sv_test class から参照可能。
-- DPI-C用のtask も宣言し、run_c_test() の中でmain() をコールするようにし、実体は個別のtest case ファイルで作成する。
2018-07-20 : Work-Product-Verification : コメント : 0 : トラックバック : 0
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